Professore Associato in Elettrotecnica (IIET-01/A, ex ING-IND/31)
Dipartimento di Ingegneria dell'Informazione e Scienze Matematiche
Palazzo San Niccolò, Via Roma 56 - 53100 Siena
Stanza 209, Secondo Piano
DI MARCO MAURO
Mauro
Di Marco
Professore Associato
Presentazione
Orari di ricevimento
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Mercoledi' dalle 14:30 alle 15:30Luogo: Studio del docente - Complesso S. Niccolò, stanza 209.
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Giovedi' dalle 11:30 alle 13:00Luogo: Studio del docente - Complesso S. Niccolò, stanza 209.
Contatti
0577235877 [int.5877]
Curriculum Vitae
Attività didattica
ANNO ACCADEMICO DI ESPLETAMENTO: 2025/2026
ANNO ACCADEMICO DI ESPLETAMENTO: 2024/2025
ANNO ACCADEMICO DI ESPLETAMENTO: 2023/2024
ANNO ACCADEMICO DI ESPLETAMENTO: 2022/2023
ANNO ACCADEMICO DI ESPLETAMENTO: 2021/2022
Attività di ricerca
Ultime pubblicazioni:
- Di Marco, M., Forti, M., Pancioni, L., Tesi, A. (2024). Snap-back repellers and chaos in a class of discrete-time memristor circuits. NONLINEAR DYNAMICS, 112(15), 13519-13537 [10.1007/s11071-024-09745-y]. - dettaglio
- Di Marco, M., Forti, M., Pancioni, L., Tesi, A. (2024). Snapback Repellers, Computational Chaos and Extreme Multistability in Discrete-Time Memristor Murali–Lakshmanan–Chua Circuit. INTERNATIONAL JOURNAL OF BIFURCATION AND CHAOS IN APPLIED SCIENCES AND ENGINEERING, 34(11) [10.1142/S0218127424300222]. - dettaglio
- Di Marco, M., Forti, M., Pancioni, L., Tesi, A. (2024). New Class of Discrete-Time Memristor Circuits: First Integrals, Coexisting Attractors and Bifurcations Without Parameters. INTERNATIONAL JOURNAL OF BIFURCATION AND CHAOS IN APPLIED SCIENCES AND ENGINEERING, 34(1) [10.1142/S0218127424500019]. - dettaglio
- Escudero, M., Spiga, S., DI MARCO, M., Forti, M., Innocenti, G., Tesi, A., et al. (2024). Chua's Circuit With Tunable Nonlinearity Based on a Nonvolatile Memristor: Design and Realization. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS. I, REGULAR PAPERS, 71(1), 62-72 [10.1109/TCSI.2023.3323854]. - dettaglio
- Di Marco, M., Forti, M., Pancioni, L., Innocenti, G., Tesi, A. (2024). Embedding classic chaotic maps in simple discrete-time memristor circuits. IEEE ACCESS, 12, 148216-148229 [10.1109/ACCESS.2024.3474801]. - dettaglio